Accellera标准组织决定将SystemVerilog作为独立的IEEE标准，有可能在最近举行的设计自动化大会上引发支持者与批评家之间的激烈争论。后者担心此举将导致Verilog出现两种不兼容的版本。

在某些人看来，是EDA供应商之间的竞争态势引起这桩令人惊讶的举动。Accellera于5月17日投票决定，将把SystemVerilog 3.1a捐献给IEEE标准协会最近新成立的CAG新工作组IEEE 1800。Accellera这么做等于绕过了负责Verilog标准化工作的IEEE 1364 Verilog标准组织，该组织已经开始制定大部分源于SystemVerilog的Verilog 2005版本。

两大分离Verilog标准化工作因此将在IEEE内同时展开。批评家担心，双方的工作难于或者不可能协调，尽管Accellera要求IEEE任命一个双方组织间的协调员。

当Accellera宣布了其5月17日的决定后，IEEE 1364主席兼Verisity高级副总裁Mike McNamara称此举“是行业的一大倒退。”他表示，这将“无法避免”一种语言从一出现就分化。他指出，Accellera的参与者和IEEE 1364成员都曾经期望SystemVerilog 3.1a能纳入IEEE 1364的标准化工作中。

Gartner Dataquest首席EDA分析师Gary Smith表示，目前存在两大突出问题：EDA公司之间的竞争和对远景、速度及SystemVerilog被采纳为标准的疑问。“让我印象深刻的是，Accellera处理问题的方式如此糟糕。”Smith表示。“这几乎把Accellera和EDA供应商放在了与设计工程团体对立的位置上。”

Synopsys提议Accellera将SystemVerilog 3.1a转交给CAG，但它并不是唯一投票赞成的EDA供应商。支持此行动的公司还有Artisan、英特尔、摩托罗拉、Nvidia和Sun Microsystems等。

投反对票的仅有Cadence和Verisity。Cadence语言标准部门总监Victor Berman虽然投票失利，但他仍然保持调和的口吻。“单一组织比两个尝试协同工作的组织更容易控制。但重要的是朝向IEEE。我仍然没有灰心。我认为我们可以再努力，让其走上正轨。”Berman指出关于IEEE工作组或主办者将标准化SystemVerilog 3.1a的决定还没有最终完成。

他说，“这项决定预计到6月21日作出。我不能想象IEEE将批准一个不受统一语言开发支持的结构。” （转自 电子工程专辑）